【横浜】PLL回路設計エンジニア

職種

回路設計

勤務地

神奈川県横浜市西区みなとみらい4-6-2

年収

400万～1,200万円

仕事内容

・TSMC先端プロセス技術を活用したアナログPLLおよびオールデジタルPLLの設計・開発
・先端ノードにおけるミックスドシグナル回路設計フローの開発・改善
・PLL回路設計の観点からデバイス特性の評価・解析を行い、最適な設計ソリューションを提案
・高性能・低消費電力PLLの実現に向けた技術開発および設計検証
・関連部門と連携し、次世代製品開発に向けた技術検討を推進

【職種の変更の範囲】本求人の定める職種のみ

応募条件

・電気電子工学（EE）を専攻した修士号以上を有する方（博士号歓迎）
・PLL（Phase-Locked Loop）の基本理論に関する知識を有し、MATLABを用いたPLLモデリングの経験をお持ちの方
・Spread Spectrum Clock（SSC）技術に関する知識を有する方
・アナログPLLまたはオールデジタルPLL（ADPLL）の設計経験をお持ちの方

■歓迎条件
・半導体評価やPCB（プリント基板）の設計・評価経験
・位相雑音（Phase Noise）測定用BIST（Built-In Self-Test）回路の設計経験
・PLLのレイアウト制約設計およびフロアプランニング経験
・10GHz以上のLCタンクPLLの設計経験
・デジタル回路設計経験（Verilogを用いたRTL設計、APR：自動配置配線を含む）
・先端プロセスノードにおけるアナログ／ミックスドシグナル回路開発経験

■求める人物像
・PLLやクロック生成回路など高周波アナログ／ミックスドシグナル技術に強い興味をお持ちの方
・新しい技術課題に主体的に取り組み、自ら解決策を提案できる方
・チーム内外の関係者と円滑なコミュニケーションを図りながら開発を推進できる方
・先端半導体技術の研究開発に意欲的な方

休日休暇

慶弔休暇　年末年始　夏期休暇　有給休暇（有給の付与日数：初年度10日、翌年11日、最大年間20日付与）

年間休日数

120日

就業時間

09:00～18:00

企業概要

TSMCデザインテクノロジージャパン株式会社は、世界最大級の半導体ファウンドリー企業であるTSMCの日本法人として、最先端半導体の設計技術開発および顧客向け設計支援を行っています。2020年に設立された「Japan Design Center」を中核に、半導体設計分野における高度な技術サービスをグローバルに提供しています。

主な事業内容は以下の通りです。

・半導体設計技術（Design Technology）の研究・開発
・EDA（Electronic Design Automation）関連技術の開発・最適化
・半導体IP、設計フロー、設計環境の構築支援
・顧客向け設計イネーブルメントサービス
・先端プロセスノード向け設計ソリューション提供
・AI/HPC、自動車、IoT向け半導体開発支援
・国内外顧客への技術サポート

TSMCが保有する世界最先端の製造プロセス技術（3nm、2nm世代等）を最大限活用できるよう、日本国内の半導体メーカー、システムメーカー、ファブレス企業などに対し、設計段階から量産化まで包括的な技術支援を行っています。特に、高性能コンピューティング（HPC）、AI、自動車向け半導体など、次世代市場を支える先端領域に注力しています。

また、TSMC Design Technology Japanは、日本市場だけでなくグローバル顧客への設計支援も担っており、TSMCのグローバルネットワークの一翼を担う重要拠点として機能しています。横浜本社に加え、2022年には大阪にも設計拠点を開設し、日本国内における開発・サポート体制を強化しています。

半導体業界において、製造技術の高度化に伴い「設計と製造の協調最適化」が極めて重要となる中、同社はTSMCの最先端製造技術と日本の高い設計技術力を結びつける役割を担っています。AI、データセンター、自動運転、5G/6G、IoTなど、今後の成長市場に必要不可欠な先端半導体の実現に貢献している企業です。

従業員数

270人