Chiplet CPU Architect ≪TSMCグループ≫

職種

その他

勤務地

神奈川県横浜市西区みなとみらい2-2-1　横浜ランドマークタワー16Ｆ

年収

1,200万～1,800万円

仕事内容

■Chiplet向けCPU搭載仕様設計に向け、直接、顧客のコンサルティングを実施
- Chiplet化観点での、CPU設定・制御・分散化、回路仕様設計コンサル
　- Multi-core & Multi-chipletに対応したCPU構成を立案
　- Multi-Die-Networking、HPC、等のCPU対応Chiplet仕様、及び、アーキテクチャ/Microアーキテクチャ仕様の定義
- Chiplet化観点での、CPU～Cashメモリ間の分散・制御、回路仕様設計コンサル
- Chiplet化観点での、CPU Interconnect 仕様設計コンサル
- Chiplet化観点での、CPU Subsystem 仕様設計コンサル
- Chiplet化観点での、CPU BUS system仕様設計コンサル (CHI、AXI等の On-Chip-Bus対応)
- CPU～アナログIP (PCIe、CXL、DDR 等) 制御対応コンサル
- ARM Neoverse (V、N、E series) を活用したCPU制御・周辺仕様設計コンサル
　- CMN (Coherent Mesh Network) のメッシュ対応コンサル
　- システムIP対応コンサル
- UCIe対応サポート
- Chiplet利点の一つである今後の機能拡張性を考慮したCPU仕様設計コンサル
- GUC社内の、設計、検証、Physical実装チームとの折衝、及び社内の物理設計状況に応じた顧客交渉

応募条件

CPU制御系、AI系、Sever-CPU、DPU (Data Processing Unit)、PCIe/CXLのホストorデバイス、AIアクセラレータ等の製品に向けたChipletの設計/回路実装、モノリシック型からChiplet型への仕様変更設計経験等をお持ちでかつこれら技術の顧客サポートが可能なご経験を持つ方
　
- Chiplet適応時のCPU制御・分散・接続技術経験
　- Multi-Core & Multi-Chiplet の処理アルゴリズムとパフォーマンス向上技術経験
　- Multi-Die化による機能拡張利点を考慮したCPU仕様設計技術経験
　- Chiplet化に伴うCPU&Cacheメモリ&Subsystem設計への技術的影響(メリット・デメリット)は詳細な理解/経験が必須
- CPU仕様設計技術経験
　- Chiplet適用に応じたCPU Configuration最適設定、最適CPUタイプの判断・判定技術経験
　- ARMの汎用割り込みコントローラーである GIC (General Interrupt Controller) の技術経験
- CPU用cacheメモリ仕様設計技術経験
　- 1次cache、2次cache、3次cache、等をMulti-Dieとして設計した技術経験 (顧客へ技術指南可能な経験)
- 物理実装チームとの協調設計によるCPU搭載仕様設計戦略立案の経験
- 海外顧客との英語での折衝経験 (Speak/ListeningはFluentレベル要)
- コンサルティングが主業務であるため海外顧客との密なコミュニケーション能力は必須

＜歓迎するスキル・経験＞
以下全ての経験を持っている必要はありませんが、Chiplet観点での、CPU搭載設計、 CPU-Subsystem設計、CPU-BUS設計、CPU用Cacheメモリ設計、及び、その他 CPUに関係する回路・アナログIP制御等を含めて、CPU部の仕様設計をベースとした顧客のChiplet化仕様設計・回路設計をコンサルティングする業務が主となります。よって、以下のいずれかの熟練経験はmustになります。
　
■Neoverse ARM CPUの知識・実装経験
- ARM Neoverse Compute Subsystem技術経験
- Neoverseコア技術経験
- Cache、Interconnect architecture、CSS、Debug and Tracing、Clocking、Latency analysis
- 一般的なパフォーマンス・ベンチマークとその最適化対応
- CMN(Coherent Mesh Network)メッシュ技術経験
- CMNインターコネクト技術
- SLC (System Level Cache) 技術
- 高速メモリ、高速IO対応技術経験
- 高速＆低LatencyでのChip-To-Chip拡張技術
- CPUシステムIP適用経験
　
■CPU制御に絡むアナログIP系を搭載した設計技術経験
- PCIe、CXL:
- PHY 及び PCS Layerに関する、管理プロトコル、Clocking、電源モード、Interoperability対応 等
- DDR:
- DDR、LPDDR、DIMMs、PHY & Controller IPs、Clocking、電源モード、高速動作対応 等
　
■UCIe対応知識
- UCIe規格に対応した Multi-Die CPU仕様設計技術

休日休暇

完全週休2日制（土、日、祝日）年間休日129日（2025年度）年次有給休暇、夏季休暇、年末年始休暇、慶弔休暇、産前産後休暇などに加えて体調不良時に利用できる健康管理休暇（100%有給）を年間15日支給

年間休日数

129日

就業時間

00:00～00:00

企業概要

GUCは製品のエンジンとなる ASIC / SoCのデジタル半導体設計開発、量産安定供給・販売、及び、アナログIP設計&供給・販売を行っているTSMCグループ唯一の半導体メーカーです。世界初となるTSMC最先端プロセスを用いた顧客製品の基幹設計開発に携わることが可能です。更に次世代SoC技術である3D Chiplet、及び、生成AIに必須のDRAMとSoCを繋ぐメモリI/F(HBM)技術においても業界をリードしています。

日本法人であるGlobal Unichip Japanは、2005年6月に神奈川県横浜市で設立されました。日本市場における顧客対応、技術支援、設計開発、プロジェクト推進を担う拠点として、国内メーカーの先端半導体開発を支援しています。JETROによると、同社はGUCグループ内でも「世界初の最先端プロセス製品を設計する中核拠点」と位置付けられており、日本法人としての重要性を年々高めています。

同社が手掛けるのは、製品メーカーの競争力を左右するASIC／SoCの設計開発および供給です。AI、HPC、データセンター、ネットワーク機器、車載、SSD、VR、スマートフォンなど、先端技術領域に用いられる半導体開発に関わっており、顧客の製品性能・消費電力・品質・量産性を支える重要な役割を担っています。

業務領域は、仕様検討、SoC統合、RTL／論理設計、機能検証、DFT、物理設計、パッケージ設計、テスト、量産対応まで多岐にわたります。単なる設計受託ではなく、顧客の開発初期段階から入り込み、最終的な量産・安定供給まで支援できる点が特徴です。TSMCグループとの連携により、最先端プロセスを活用した高難度プロジェクトにも対応できる体制を有しています。

業績面では、Global Unichip Japan単体の売上高は14億2500万円（2024年12月期）、資本金は5500万円、従業員数は60名（2025年7月時点）とされています。 また、親会社であるGUCは台湾証券取引所上場企業であり、2024年の連結売上高は250億4419万台湾ドル、純利益は34億5059万台湾ドルを計上しています。 さらにGUC公式の月次売上情報では、2025年通期売上高は341億4098万台湾ドルとなっており、前年比36.3％増と成長しています。

沿革としては、1998年に台湾でGlobal Unichip Corporationが設立され、2005年6月に日本法人Global Unichip Japan株式会社が横浜市に設立されました。その後、日本国内で最先端半導体設計業務を継続的に受託し、2025年10月には事業拡大に伴い横浜市内の新オフィスへ移転。日本での開発体制強化と、国内半導体産業の競争力向上、人材育成への貢献を進めています。

半導体市場では、AIやHPC向け需要の拡大により、先端ASIC／SoC開発の重要性が高まっています。Global Unichip Japanは、TSMCグループの技術基盤とGUCのASIC設計力を背景に、日本企業の次世代製品開発を支える技術パートナーとして、今後さらなる成長が期待される企業です。

従業員数

60人